ICC訊(編譯:Aiur) 全球領先的電子設計自動化(EDA)提供商Cadence(鏗騰電子)宣布,公司開始供應基于TSMC(臺積電)N7和N6制程技術的56G長距離SerDes IP。IP可以支持諸如超大規(guī)模計算、云數(shù)據(jù)中心和光網(wǎng)絡以及5G移動基礎設施部署等多個應用。Cadence表示IP還可以應用于人工智能(AI)和機器學習領域。
臺積電設計基礎設施管理事業(yè)部高級總監(jiān)Suk Lee表示:“我們很高興看到Cadence PAM4產(chǎn)品成功升級到56G,并擴展對TSMC N7/N6制程技術的支持。結(jié)合Cadence領先的邊緣SerDes IP 和TSMC先進制程技術,可以幫助我們客戶推動硅工藝在5G和超大規(guī)模數(shù)據(jù)中心領域的創(chuàng)新?!?
IP特點如下:
使用Cadence 多速率DSP技術實現(xiàn)36-dB+插損;
工業(yè)溫度范圍, CPRI 速率支持和每通道PLL,Cadence相信可以完美適用于5G應用;
完全兼容符合IEEE標準規(guī)范;
通過固件控制的自適應電源優(yōu)化器進行可編程電源配置;
通過基于DSP的可編程架構(gòu)進行數(shù)據(jù)恢復,該架構(gòu)針對既定范圍實現(xiàn)最佳功率傳輸,并在損耗和噪聲信道條件下恢復數(shù)據(jù);
通過擴展傳輸距離來拓展靈活性,Cadence相信它可使客戶使用更低成本的PCB,并在PCB和系統(tǒng)設計上獲得更大靈活性。
Cadence IP部門產(chǎn)品市場高級總裁Rishi Chugh表示:“2019年,自基于TSMC 7nm技術,并經(jīng)硅驗證的112G-LR SerDes首次上市后,我們又進一步擴大了產(chǎn)品供應,包括PPA優(yōu)化的56-LR在內(nèi),可以滿足5G基礎設施和AI/ML市場的連接需求。新型PAM4 56G-LR SerDes是基于Cadence可靠的多速率DSP技術?;赥SMC N7/N6制程的56G長距SerDes IP將加速100G/400G網(wǎng)絡的采用和部署。”