CEA-Leti用于Chiplet的異構(gòu)集成晶圓級(jí)技術(shù)

  簡(jiǎn)介

  隨著電子器件對(duì)更高性能和更多功能的需求日益增長(zhǎng)，傳統(tǒng)半導(dǎo)體的擴(kuò)展正受到物理限制。通過(guò)先進(jìn)封裝實(shí)現(xiàn)的chiplet集成正在成為繼續(xù)推動(dòng)系統(tǒng)級(jí)改進(jìn)的方法，允許將針對(duì)不同功能進(jìn)行優(yōu)化的不同chip（"chiplet"）組合到單個(gè)封裝中。

  本文將介紹為實(shí)現(xiàn)高密度chiplet集成而正在開(kāi)發(fā)的關(guān)鍵晶圓級(jí)技術(shù)，重點(diǎn)介紹 CEA-Leti 正在開(kāi)展的工作。我們將探討三維集成背后的動(dòng)機(jī)，概述相關(guān)工藝，并探索一些前沿應(yīng)用。

  從傳統(tǒng)封裝到先進(jìn)封裝

  一直以來(lái)，封裝被視為封裝單片集成電路芯片的一個(gè)相對(duì)簡(jiǎn)單的步驟。但在過(guò)去的十多年中，封裝技術(shù)本身已成為創(chuàng)新的驅(qū)動(dòng)力，促成了全新的系統(tǒng)級(jí)封裝（SiP）架構(gòu)，如首款 Apple Watch 和 AMD 的 3D V-cache。

  三維電路的形態(tài)

  三維集成電路由多個(gè)垂直堆疊和互連的薄半導(dǎo)體層組成。關(guān)鍵要素包括：

  厚度在 50 微米以下的薄堆疊層

  層內(nèi)垂直互連，如連接各層正反面的硅通孔 （TSV）

  層與層之間的垂直互連，提供高密度三維集成

  使用再分布層 （RDL） 的層內(nèi)二維互連

  晶圓到晶圓鍵合技術(shù)

  晶圓到晶圓鍵合是堆疊減薄半導(dǎo)體層的關(guān)鍵工藝之一。這需要將芯片減薄至 50 微米或更薄的技術(shù)，將它們暫時(shí)粘合到機(jī)械載體芯片上，然后在加工后進(jìn)行剝離。

  硅通孔 （TSV） 技術(shù)

  TSV 是穿過(guò)半導(dǎo)體芯片的垂直互連器件，用于連接堆疊層，可以在標(biāo)準(zhǔn) CMOS 加工流程之前或期間制造?？蓪?shí)現(xiàn)的縱橫比（深度/寬度）是一項(xiàng)關(guān)鍵指標(biāo)。CEA-Leti 已經(jīng)展示了高達(dá) 3.7 的高縱橫比 TSV，并正在進(jìn)一步擴(kuò)展，以實(shí)現(xiàn)更高的密度。

  三維互連技術(shù)

  垂直互聯(lián)密度是關(guān)鍵因素，不同的組裝技術(shù)具有從 10^3 到 10^8 互聯(lián)/mm^2的巨大范圍。在一個(gè)極端，使用熱壓焊的焊料微凸塊技術(shù)可以實(shí)現(xiàn)低至 20 微米左右的間距。在另一端，直接混合鍵合等新興技術(shù)可實(shí)現(xiàn)小于 100 納米的互連間距。

  直接混合鍵合

  直接混合鍵合是實(shí)現(xiàn)最高互連密度的關(guān)鍵技術(shù)。利用原子平面半導(dǎo)體和金屬表面之間的范德華力和共價(jià)鍵合力，在不添加材料的情況下將表面粘合在一起。

  工藝流程包括專(zhuān)門(mén)的 CMP，以達(dá)到所需的 0.5nm RMS 以下的表面粗糙度，然后進(jìn)行室溫鍵合和退火以加強(qiáng)鍵合。氧化物和銅-銅鍵合界面均可使用。

  CEA-Leti 和其他公司都在積極開(kāi)發(fā)這一工藝，同時(shí)保持合適的設(shè)計(jì)規(guī)則手冊(cè)和較窄的工藝窗口。

  異質(zhì)鍵合應(yīng)用

  除了傳統(tǒng)的邏輯對(duì)邏輯三維堆疊外，直接混合鍵合還能實(shí)現(xiàn)不同材料和器件的異質(zhì)集成。CEA-Leti 正在研究的應(yīng)用實(shí)例包括：

  將μLED 陣列與用于微型 LED 顯示器的 CMOS 驅(qū)動(dòng)器結(jié)合在一起

  將 III-V 器件與硅結(jié)合，用于射頻/毫米波前端和相控陣天線

  將針對(duì)不同功能（如 CPU、GPU、內(nèi)存）優(yōu)化的chiplet堆疊到有源硅interposer上’

  CEA-Leti生態(tài)系統(tǒng)

  CEA-Leti 已經(jīng)在工業(yè)界、學(xué)術(shù)界和設(shè)備供應(yīng)商之間建立了廣泛的合作伙伴生態(tài)系統(tǒng)，以繼續(xù)推進(jìn)三維集成技術(shù)的發(fā)展。他們的背景涵蓋了所有挑戰(zhàn)，從薄晶圓處理、鍵合工藝開(kāi)發(fā)到系統(tǒng)級(jí)架構(gòu)設(shè)計(jì)。

  隨著自動(dòng)駕駛汽車(chē)、人工智能加速器和 6G 通信等應(yīng)用對(duì)更高計(jì)算性能和硬件集成度的需求日益增長(zhǎng)，先進(jìn)封裝和Die到晶圓混合鍵合將繼續(xù)成為關(guān)鍵的使能能力。

  結(jié)論

  通過(guò)先進(jìn)的晶圓級(jí)封裝實(shí)現(xiàn)異質(zhì)chiplet集成是顛覆性的方法，可使半導(dǎo)體規(guī)模持續(xù)擴(kuò)大，超越僅靠傳統(tǒng)單片工藝改進(jìn)所能實(shí)現(xiàn)的規(guī)模。本文所涉及的技術(shù)，如晶圓到晶圓鍵合、高縱橫比 TSV、微凸塊組裝，特別是直接混合鍵合，通過(guò)將以前獨(dú)立的半導(dǎo)體元件組合成緊密集成的三維封裝，正在開(kāi)啟新的系統(tǒng)架構(gòu)。

  雖然仍然存在巨大的挑戰(zhàn)，但以模塊化、可互換的方式靈活混合不同的工藝節(jié)點(diǎn)、材料和優(yōu)化的功能塊，有望帶來(lái)顯著的系統(tǒng)級(jí)優(yōu)勢(shì)。隨著主要行業(yè)參與者和 CEA-Leti 等研究機(jī)構(gòu)推動(dòng)這些異構(gòu)集成能力的發(fā)展，我們可以預(yù)見(jiàn)，未來(lái)幾年將有越來(lái)越多基于chiplet的創(chuàng)新產(chǎn)品投放市場(chǎng)。

  參考文獻(xiàn)

  [1]S. Joly, "Heterogeneous Wafer Level Technologies for Chiplet Integration," presented at the B-201 Conference, Feb. 2024. Available: /mnt/data/20240208_B-201_Joly.pdf.