基于45 nm CMOS工藝的硅基光電融合單片集成光互連芯片

  1、工作簡介

  伴隨人工智能、機(jī)器學(xué)習(xí)和高性能計(jì)算等新一代信息技術(shù)的迅猛進(jìn)步，數(shù)據(jù)搬移對(duì)互連的寬帶和能效需求指數(shù)型提升。電互連受限于導(dǎo)線損耗和微電子工藝演進(jìn)，難以滿足未來超高帶寬、百米距離扁平化網(wǎng)絡(luò)連接的需求。硅基光互連技術(shù)利用CMOS成熟節(jié)點(diǎn)工藝制備集成光路與電路，在計(jì)算芯片封裝內(nèi)構(gòu)建光輸入/輸出接口（optical I/O），極大地延伸了芯片間低延時(shí)數(shù)據(jù)互連，為構(gòu)建大容量數(shù)據(jù)傳輸?shù)母吣苄?、大?guī)模并行計(jì)算系統(tǒng)奠定了堅(jiān)實(shí)基礎(chǔ)。

  與傳統(tǒng)網(wǎng)絡(luò)通信不同，計(jì)算互連要求極高的帶寬密度、能耗效率與極低的延時(shí)，這決定了其并行多通道的系統(tǒng)架構(gòu)，以及無DSP輔助下超低誤碼率（BER<10-12）的需求。但值得注意的是，基于分立光電子芯片的封裝集成不僅限制了芯片規(guī)模，還在關(guān)鍵性能方面造成顯著惡化：封裝鍵合引入的寄生損害了信號(hào)完整性，高頻信號(hào)進(jìn)出芯片增加了不必要的功耗。硅基光電融合單片集成技術(shù)，在硅襯底上將光器件與電路一體化設(shè)計(jì)和單芯片制備，可打破互連帶寬和能效的固有瓶頸，顯著降低封裝復(fù)雜性并降低收發(fā)功耗，被認(rèn)為是推動(dòng)人工智能、高性能計(jì)算和數(shù)據(jù)中心網(wǎng)絡(luò)可持續(xù)發(fā)展的核心支撐技術(shù)。

  中國科學(xué)院半導(dǎo)體研究所李明研究員團(tuán)隊(duì)與祁楠研究員團(tuán)隊(duì)合作研制出國內(nèi)首款基于45 nm CMOS工藝的硅基光電融合單片集成光互連芯片，成功實(shí)現(xiàn)了光電子與微電子等器件的單片融合集成，單通道支持64 Gb/s傳輸速率，借助微環(huán)諧振波分復(fù)用技術(shù)，4通道單向總帶寬達(dá)到256 Gb/s。圖1顯示了該硅基光電融合單片集成光互連芯片，單片集成了微環(huán)調(diào)制器、微環(huán)濾波器、熱相移器和光電探測(cè)器等光學(xué)器件，以及驅(qū)動(dòng)器和跨阻放大器等電學(xué)器件。

圖 1. 硅基光電融合單片集成光互連芯片實(shí)物圖及系統(tǒng)框圖。

  圖2為芯片封裝測(cè)試實(shí)物圖，圖3為大信號(hào)測(cè)試結(jié)果，單通道光收發(fā)芯片均可以實(shí)現(xiàn)清晰的64 Gb/s眼圖信號(hào)傳輸，收發(fā)芯片總能效達(dá)到2.85 pJ/bit，比特誤碼率可達(dá)到10-12以下。

圖 2. 芯片測(cè)試板實(shí)物圖。

圖 3. 4通道發(fā)射機(jī)和接收機(jī)的眼圖，單通道速率為64 Gb/s NRZ。

  圖4展示了本項(xiàng)工作與國際代表性成果的對(duì)比，其中與光電單片集成技術(shù)國際領(lǐng)先的Ayar Labs公司2024年報(bào)導(dǎo)結(jié)果相比，本文實(shí)測(cè)單通道速率由32 Gb/s提升至64 Gb/s，具備更高的收發(fā)能耗效率，為更多通道并行的帶寬拓展提供了更好的性能前景。

圖 4. 與國際相關(guān)代表性成果的性能比較。

  該工作以 “A 256 Gb/s Electronic-Photonic Monolithically Integrated Transceiver in 45 nm CMOS”為題目，在Journal of Semiconductor上發(fā)表短篇通信論文，快速報(bào)導(dǎo)了成果與進(jìn)展。

  本工作得到國家自然科學(xué)基金資助：國家杰出青年基金項(xiàng)目(61925505)，集成芯片前沿技術(shù)科學(xué)基礎(chǔ)重大研究計(jì)劃項(xiàng)目(92373209)，重點(diǎn)基金項(xiàng)目(62235017)。

  關(guān)于作者：李昂，目前于中國科學(xué)院半導(dǎo)體研究攻讀博士學(xué)位。目前主要研究方向?yàn)楣韫庾訉W(xué)的高速光電器件和光電集成。